Ingénieure Junior en Conception de Circuits Intégrés RF/Analogique

Intégration de l'équipe RF d'ASYGN afin d'accélérer le layout de composants RF passifs et d'optimiser les interconnexions.

• Accélération du layout de composants RF passifs par le développement de cellules paramétrées en SKILL dans Cadence Virtuoso pour lignes de transmission et inductances spirales blindées/non blindées, permettant leur réutilisation sur plusieurs projets.
• Optimisation d'interconnexions bande X (8,5 GHz) et bande Ka (30 GHz) par simulation électromagnétique, atteignant une adaptation à 100 ohms et des pertes de retour inférieures à -15 dB.
• Développement d'un flux réutilisable d'extraction S-paramètres vers RLCG sur technologies 55nm et 130nm.
• Conception de diviseurs de puissance Wilkinson bande X et bande Ka, du schéma jusqu'à la vérification post-layout (LVS, DRC, extraction des parasites).
• Respect de l'ensemble des spécifications RF pour une surface inférieure à 0,25 mm2.

Réalisation d'un stage Erasmus dans le cadre de l'apprentissage chez ASYGN, au sein de l'INESC MN, pour caractériser un modèle de memristor et optimiser un intégrateur neuromorphique.

• Caractérisation d'un modèle de memristor Verilog-A VTEAM sous Cadence Virtuoso (TSMC 65nm).
• Optimisation d'un intégrateur neuromorphique par suppression d'un étage d'amplification redondant, réduisant surface et consommation.
• Co-écriture d'un article accepté pour présentation à DCIS 2026 (IEEE) sur le front-end analogique memristif à apprentissage STDP.

Intégration de l'équipe de conception numérique d'ASYGN pour travailler sur l'automatisation et la communication de circuits.

• Automatisation des tâches Verilog-to-C et RTL/firmware en Python.
• Mise en place de la communication SPI entre STM32 et FPGA incluant le bring-up et la gestion des registres SystemVerilog.

Intégration de l'équipe de conception analogique d'ASYGN pour concevoir et valider un régulateur LDO PMOS.

• Conception d'un régulateur LDO PMOS (3,3V vers 3,0V, charge 10uA–1mA) avec amplificateur d'erreur deux étages à compensation Miller sous Cadence Virtuoso en technologie 180nm.
• Atteinte d'une marge de phase de 75 à 94°, une marge de gain de 23 à 31 dB, un dropout de 200 mV @ 0,91 mA et un courant de repos de 14uA.
• Validation des conditions de fonctionnement et régimes transitoires, incluant une régulation de ligne au pire cas de 6 mV pour un échelon de 165 mV.
• Vérification des coins PVT pour garantir la robustesse du circuit.