Ingénieur stagiaire FPGA - Système CPS
LPEM, ESPCI ParisParisMars 2026 – Août 2026
Intégration d'une équipe de recherche pour concevoir un système FPGA sur une cible SoC réelle dans le cadre d'un projet de système CPS.
- Conception du design RTL en VHDL sur cible SoC réelle Zynq-7000 incluant des modules synchrones, des machines à états et un pipeline de réception à trois étages.
- Réalisation de l'intégration avec le processeur ARM Cortex-A9 via le bus AXI-Lite.
- Application du parcours du cycle en V comprenant l'analyse fonctionnelle, la conception d'architecture, le développement VHDL, la simulation unitaire, l'intégration système et la validation sur carte.
- Conduite de simulations fonctionnelles sous Vivado à l'aide de bancs de test par machine à états pour vérifier la conformité du comportement.
- Implantation du système sur cible physique en utilisant une carte fille RF et une carte Arty-Z7.
- Réalisation de la mise au point, des essais répétés et de l'analyse des résultats à partir de registres de statut.
- Diagnostic méthodique d'une anomalie de mesure liée à une traversée de domaine d'horloge non synchronisée.
- Développement de scripts Python pour le traitement de signal et gestion de versions sous Git.
- Rédaction d'un rapport technique détaillé formalisant les travaux réalisés.
Environnement technique
VHDLZynq-7000ARM Cortex-A9AXI-LiteVivadoPythonGit