RTL Formal Verification Flow Development
A rejoint l'équipe de conception RTL de MELEXIS pour automatiser et optimiser le flot de vérification formelle des circuits numériques.
- A développé un flot de vérification CDC (Clock Domain Crossing) automatisé utilisant Cadence JasperGold.
- A optimisé les règles de vérification RTL linting via Superlint.
- A documenté les meilleures pratiques de vérification formelle pour l'équipe.
Environnement technique