Stagiaire - Ingénieur en systèmes embarqués
CEA – LIST / DSCIN / LFIMGrenobleFévr. 2026 – Août 2026
Intégration de l'équipe de recherche du CEA LIST pour un stage de fin d'études axé sur la sécurité matérielle et l'intégration de processeurs.
- Intégration d'un coprocesseur cryptographique SHA3 (standard NIST) dans un SoC RISC-V 32 bits sur FPGA Genesys2 (Xilinx Kintex-7).
- Conception de la RTL d'un wrapper OBI et développement du driver C embarqué pour l'interfaçage avec le processeur.
- Mise en œuvre du masquage matériel comme contre-mesure aux attaques par canaux auxiliaires via l'intégration d'un générateur de nombres aléatoires (Randomness Dispatcher).
- Réduction de 50% de la quantité de données aléatoires nécessaires au masquage de keccak.
- Conception et intégration d'un pont de debug UART-to-AXI-to-OBI permettant l'accès direct aux registres du SoC depuis Python sans intervention du CPU.
- Réalisation de la validation fonctionnelle par co-simulation HW/SW (QuestaSim) sur vecteurs de test NIST et évaluation des fuites par analyse de leakage assessment.
- Synthèse FPGA sous Vivado, optimisation de la surface et de la latence, et évaluation des ressources matérielles.
Environnement technique
SystemVerilogVHDLSoC RISC-VOBIAXIUARTcryptographie matériellemasquageVivadoQuestaSimC embarquéPythonGit.