Ingénieur FPGA / HLS
Stage de fin d'études au Laboratoire SEMI de l'UMONS pour optimiser une chaîne d'acquisition GPS destinée à un projet de CubeSat de radio-occultation GNSS, dans un environnement de recherche en systèmes spatiaux embarqués.
- Conception et optimisation d'un bloc d'acquisition GPS (algorithme en deux étapes TSA/STSA) sur FPGA Xilinx Zynq via Vitis HLS.
- Refactorisation architecturale réduisant la consommation BRAM de 52 % et DSP de 85 %, en conservant l'interface AXI et la fréquence maximale.
- Développement de générateurs de signaux GPS synthétiques en Python, calibrés sur la littérature scientifique pour la validation bit-exacte.
- Identification et correction de dépassements de capacité en virgule fixe sur les données GPS.
- Conception de testbenchs C++ automatisés et comparaison chiffrée de plusieurs architectures candidates (consommation BRAM/DSP, latence, fréquence maximale).
Environnement technique