Ingénieur en Électronique et Systèmes Embarqués

Intégration de l'entreprise Kariboo SAS dans le cadre d'un stage de fin d'études pour concevoir, développer et valider une chaîne de communication embarquée dédiée aux UAV.

• Développement de drivers bas niveau pour les modules radio SI4468, IMU, GPS et RTC STM32H5.
• Conception d'une architecture firmware multitâche sous FreeRTOS intégrant la gestion des interruptions, DMA, queue, mutex et sémaphores pour l'acquisition capteurs, la gestion des communications et l'enregistrement des données.
• Débogage et optimisation du lien radio bidirectionnel transportant des trames MAVLink 2 v2, gestion de la fragmentation, du réassemblage et du RSSI.
• Mise en place d'un pipeline GitLab CI/CD pour automatiser les tests, le build et la release avec un versionnement sémantique.
• Développement d'une application desktop Ground Station sous Electron permettant la visualisation temps réel de la télémétrie et l'envoi de commandes de contrôle.

Participation à un projet R&D au sein de Kariboo SAS axé sur la conception d'un dispositif portable d'acquisition de signaux ECG/EEG.

• Développement du firmware sur ESP32-S3 et validation d'une chaîne d'acquisition basée sur une chaîne analogique et un ADC 24 bits à 4 voies.
• Adaptation de l'interface I2S pour la réception du flux ADC, la gestion de l'horodatage RTC et le stockage sur carte SD.
• Réalisation du traitement du signal incluant une analyse FFT, du filtrage et la détection des pics R pour obtenir un signal cardiaque exploitable à 1 kS/s.

Réalisation de divers projets d'intelligence artificielle embarquée axés sur l'optimisation de modèles pour des architectures matérielles contraintes.

• Conception, optimisation et déploiement d'un CNN pour une architecture ARM Cortex-A 64 bits en appliquant des techniques de pruning, quantization, fine-tuning avec PyTorch, ncnn et YOLOv8n.
• Optimisation du temps d'inférence d'un DNN de classification sur microcontrôleur STM32.
• Implémentation d'un réseau neuronal optimisé sur une carte FPGA Nexys avec une génération HLS via HLS4ML.
• Réalisation du fine-tuning et de la quantization d'un modèle YOLOv8n avec export en NCNN et déploiement sur plusieurs plateformes embarquées pour une application de vision par ordinateur.

Réalisation d'un stage d'été au sein de NAASC centré sur le développement logiciel de la charge utile SCOOP pour le projet NanoNAASC.

• Analyse des besoins scientifiques et dérivation des exigences techniques.
• Conception de la machine à états finis (FSM) et élaboration des logigrammes associés.
• Déploiement des logiciels sur l'EGSE.
• Conduite des tests et de la validation à l'aide de scripts tout en rédigeant le dossier de définition logiciel (DD).
• Présentation des résultats lors de la revue de conception critique (CDR) devant les experts du CNES.

Conduite de projets académiques et techniques axés sur la conception numérique et le développement sur FPGA.

• Développement d'un jeu Pong sur FPGA Artix-7.
• Développement et déploiement d'une architecture CPU 16 bits sur FPGA.
• Réalisation de l'implémentation en ASIC numérique d'un CPU 16 bits RISC-V en utilisant le flot de conception TinyTapeout.