Ingénieur Microélectronique et Télécommunications - Design & Vérification ASIC/FPGA & SoC

Vérification d'IP mémoire et de filtres analogiques au sein d'Elsys Design dans un environnement de vérification industriel basé sur UVM.

• Conception et développement d'un environnement UVM complet (Top, Test, Environnement, Agent avec Moniteur, Scoreboard, Séquences, Drivers) pour la vérification d'une mémoire AHB logique ROA.
• Définition d'un plan de vérification couvrant la conformité aux protocoles AHB, l'intégrité des données, les modes de fonctionnement et le comportement à la réinitialisation.
• Développement de scripts Python (SciPy) pour calculer les paramètres de filtres passe-bas (30 Hz et 9960 Hz) et tracer les réponses idéales et théoriques.
• Création de tests unitaires, randomisés et de non-régression couvrant des scénarios fonctionnels (réponse impulsionnelle, balayage, tests de bruit).
• Mise en place d'assertions et de la couverture fonctionnelle et de code avec l'outil IMC Cadence.
• Analyse des spécifications des filtres et définition de la stratégie de vérification.

Vérification et prototypage d'une IP TDES (Triple Data Encryption Standard) sur cœur ARM 32 bits au sein de Microchip.

• Développement de pilotes, de bibliothèques et de fichiers de test en C pour valider la norme de chiffrement triple des données sur l'IP TDES.
• Implémentation de fonctions configurant les registres, les modes IP et les modes de test (Polling, Interruption, DMA, Manuel).
• Génération et simulation des tests de validation.
• Création d'un prototypage FPGA utilisant la plateforme Xilinx Virtex 7 200T, générant des bit streams pour le microprocesseur.
• Débogage JTAG avec l'outil ARM Dstream et analyse des résultats (vitesse, latence).

Conception ASIC complète : développement d'un microprocesseur RISC 8 bits du RTL à la synthèse et au placement-routage.

• Analyse complète des spécifications du microprocesseur RISC 8 bits.
• Développement du code RTL en VHDL pour l'unité de contrôle et l'unité logique arithmétique.
• Synthèse logique avec la technologie C35 AMS via Synopsys Design Vision.
• Placement et routage avec Cadence Innovus, incluant la vérification DRC et de connectivité.
• Validation de l'architecture processeur (Harvard, CMOS, Nmos) et de la synchronisation.